模块一：叠层结构定义（Stackup Builder）
叠层可视化
铜层 介质层 阻焊层
# 类型 名称 厚度(μm) εr
总厚：— mm
模块二：阻抗计算器（SI9000 精度）
频率相关介电常数（可选 — 留空则使用下方εr输入值）
εr @1GHz： εr @10GHz： 插值模型：Djordjevic-Sarkar
Hammerstad & Jensen 精确公式 + 铜厚修正 + 阻焊层修正
μm
μm
μm
μm
制造公差分析
单端阻抗 Z0
—Ω
差分 Zdiff
—
Ω
等效 εeff
—
传播延迟 Td
—
ps/mm
有效宽度 Weff
—
μm
公差分析结果
Z0 标称
—
Z0 最小
—
Z0 最大
—
3σ 估算
±—
目标阻抗校验
标准目标Ω实测Ω偏差状态
模块三：宽度反算（W 扫描）
Ω
μm
μm
μm
μm
μm
所需走线宽度 W
—
μm
阻抗 vs 宽度曲线（50~500μm）
Z0(W) 目标阻抗 最优点
模块四：传输线损耗分析（SI9000 核心）
参数自动从模块二同步（也可手动修改）
Ω
μm
μm
μm
Eye Diagram 预估
Gbps
mm
各频率点损耗（dB/mm）
频率αc (导体)αd (介质)α总 (dB/mm)α总 (dB/in)
Eye Diagram 预估结果
奈奎斯特频率
—
GHz
链路总损耗
—
dB
导体损耗占比
—
%
介质损耗占比
—
%
损耗 vs 频率曲线（0~30 GHz）
导体损耗 介质损耗 总损耗
模块五：叠层参考（PCB厂商推荐）
模块六：Via 过孔阻抗不连续性分析
信号经过 Via 时，寄生电感和电容会造成阻抗突变。PCIe Gen4（16GT/s）和 MIPI D-PHY 4.5Gbps 等高速信号对此非常敏感，需要通过背钻（Backdrill）或 Via stub 长度控制来消除。
Via 几何参数
mm
mm
mm
mm
mm
Via Stub 参数
mm
mm
Ω
Via 特征阻抗 Z_via
—
—
寄生电感 L_via
—
pH
寄生电容 C_via
—
pF
有效 εr
—
Stub 谐振频率（背钻前）
—
GHz
背钻后谐振频率
—
GHz
协议危险评估（基于当前 Stub 长度）
协议 关键频率 安全 Stub 上限 当前状态
模块七：走线传播延迟与等长规划
传播延迟 Tpd 决定信号到达时间，差分对/总线等长约束直接影响眼图质量和建立保持时间。 微带线（外层）εr_eff < εr；带状线（内层）εr_eff ≈ εr。
走线参数
μm
μm
mm
ps
Gbps
材料对比（εr @10GHz）
材料 εr @10GHz Tpd (ps/mm)
* 带状线 Tpd，高亮当前 εr 最接近材料
传播延迟系数
—
ps/mm
εr_eff = —
常用协议等长规范（参考）
协议 等长要求 ≈长度差(mm@FR4)
DDR5 差分对内≤2.5ps≈0.37mm
PCIe Gen4 差分对内≤5ps≈0.74mm
USB 3.2 Gen2 差分对内≤5ps≈0.74mm
MIPI D-PHY lane间ΔL<100μm0.1mm
多层阻抗规划

为每一个信号层配置走线参数，批量计算阻抗，并导出阻抗控制文件。

层号 层名 线宽W(μm) 间距S(μm) 介质H(μm) 铜厚T(μm) 类型 目标Ω 计算Z0 状态 操作